Использование асинхронной пересылки данных для увеличения производительности суперскалярного RISC-V процессорного ядра с исполнением команд в прямой очередности

RISC-V является открытой процессорной архитектурой и не требует лицензионных отчислений от разработчиков процессорных ядер. Такой подход позволил RISC-V широко распространиться сначала на рынке процессорных ядер микроконтроллерного класса, и впоследствии выйти на рынок более производительных устройств. К настоящему моменту наибольший интерес у потребителей вызывают RISC-V процессорные ядра с исполнением команд в прямой очередности, сочетающие в себе производительность среднего уровня, компактность и энергоэффективность. Данное обстоятельство делает актуальной задачу их дальнейшего усовершенствования. В данной статье исследовано применение микроархитектурной модификации, асинхронной пересылки данных, для увеличения производительности суперскалярного RISC-V ядра с исполнением команд в прямой очередности. Рассмотрено внедрение асинхронной пересылки данных для двух пар функциональных блоков: между арифметико-логическим устройством (АЛУ) и АЛУ, между АЛУ и блоком обработки переходов. Главным препятствием при введении асинхронной пересылки является возникновение чрезмерно длинного логического пути, приводящего к нарушению временных ограничений. Для преодоления данного обстоятельства предложен подход, заключающийся в полном исключении части инструкций из асинхронной пересылки и разделении логики оставшихся инструкций на группы по длине логического пути. Данный подход позволил сделать логический путь пересылки не длиннее, чем самый длинный путь одиночного исполнительного блока. Полученные результаты показывают, что применение асинхронной пересылки данных может ощутимо увеличить производительность суперскалярного процессорного ядра с исполнением команд в прямой очередности. При этом затраты по площади являются незначительными.